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| 編輯推薦： |
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着眼工程设计，精解设计实例；分解实现步骤，注重实现细节；完整仿真测试，详细性能分析；提供完整代码，迅速提升实力。
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| 內容簡介： |
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本书从工程应用的角度详细阐述锁相环技术的工作原理，利用MATLAB及System View仿真工具软件讨论典型电路的工作过程。以Altera公司的FPGA为开发平台，以Verilog HDL语言为开发工具，详细阐述锁相环技术的FPGA实现原理、结构、方法，以及仿真测试过程和具体技术细节，主要包括设计平台及开发环境介绍、锁相环跟踪相位的原理、FPGA实现数字信号处理基础、锁相环路模型、一阶环路的FPGA实现、环路滤波器与锁相环特性、二阶环路的FPGA实现、锁相环路性能分析、锁相测速测距的FPGA实现。
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| 關於作者： |
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杜勇，男，高级工程师，1976年生，硕士学位，毕业于国防科技大学，现工作于酒泉卫星发射中心。承担的项目共计4项，主要方向为无线通信技术的设计与实现，均为项目负责人，主要承担项目总体方案设计、核心算法设计及FPGA实现、硬件电路板的设计等工作。
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| 目錄：
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第1章 设计环境及开发平台介绍1
1.1 FPGA基础知识2
1.1.1 基本概念及发展历程2
1.1.2 FPGA的结构和工作原理4
1.1.3 FPGA在数字信号处理中的应用12
1.2 Altera器件简介12
1.3 Verilog HDL语言简介15
1.3.1 HDL语言简介15
1.3.2 Verilog HDL语言特点16
1.3.3 Verilog HDL程序结构17
1.4 Quartus II开发套件18
1.4.1 Quartus II开发套件简介18
1.4.2 Quartus II软件的用户界面19
1.5 ModelSim仿真软件22
1.6 MATLAB软件24
1.6.1 MATLAB软件介绍24
1.6.2 MATLAB工作界面24
1.6.3 MATLAB的特点及优势25
1.6.4 MATLAB与Quartus的数据交互27
1.7 SystemView软件28
1.7.1 SystemView简介28
1.7.2 SystemView工作界面29
1.8 小结—欲善其事先利其器32
第2章 FPGA数字信号处理基础33
2.1 FPGA中数的表示34
2.1.1 莱布尼兹与二进制34
2.1.2 定点数表示35
2.1.3 浮点数表示36
2.2 FPGA中数的运算40
2.2.1 加减法运算40
2.2.2 乘法运算43
2.2.3 除法运算44
2.2.4 有效数据位的计算44
2.3 有限字长效应47
2.3.1 字长效应的产生因素47
2.3.2 AD转换的字长效应48
2.3.3 系统运算中的字长效应49
2.4 FPGA中的常用处理模块51
2.4.1 加法器模块51
2.4.2 乘法器模块53
2.4.3 除法器模块56
2.4.4 浮点运算模块57
2.5 小结—四个过桥人59
第3章 锁相环为什么能够跟踪相位61
3.1 锁相环的组成62
3.1.1 关注信号的相位分量62
3.1.2 VCO是一个积分器件63
3.1.3 正弦鉴相器还是余弦鉴相器65
3.1.4 环路滤波器的作用68
3.2 从负反馈电路理解锁相环69
3.2.1 反馈电路的概念69
3.2.2 负反馈电路的控制作用70
3.2.3 锁相环与基本负反馈电路的区别71
3.2.4 分析锁相环的工作状态72
3.3 最简单的锁相环73
3.3.1 一阶锁相环的SystemView模型73
3.3.2 确定VCO输出的同相支路74
3.4 锁相环的基本性能参数77
3.4.1 捕获及跟踪过程77
3.4.2 环路的基本性能要求78
3.5 分析一阶环的基本参数79
3.5.1 数学方法求解一阶环79
3.5.2 图解法分析一阶环工作过程81
3.5.3 工程设计与理论分析的差异82
3.5.4 遗忘的参数——鉴相滤波器截止频率85
3.6 小结——千条路与磨豆腐87
第4章 一阶锁相环的FPGA实现89
4.1 一阶环的数字化模型90
4.1.1 工程实例需求90
4.1.2 数字鉴相器91
4.1.3 数控振荡器92
4.1.4 计算环路增益94
4.2 数字鉴相滤波器设计95
4.2.1 FIR与IIR滤波器95
4.2.2 MATLAB滤波器函数97
4.2.3 FIR滤波器的MATLAB设计100
4.2.4 量化滤波器系数102
4.3 Verilog HDL代码风格105
4.3.1 文件接口声明105
4.3.2 变量的命名方式106
4.3.3 模块对齐方式106
4.3.4 阻塞赋值和非阻塞赋值107
4.3.5 注释语句107
4.4 一阶环的Verilog HDL设计108
4.4.1 新建FPGA工程108
4.4.2 数字乘法器设计110
4.4.3 低通滤波器设计112
4.4.4 数控振荡器设计115
4.4.5 顶层文件设计115
4.5 一阶环的ModelSim仿真测试119
4.5.1 MATLAB生成测试数据119
4.5.2 编写测试激励文件120
4.5.3 环路为什么不能锁定122
4.5.4 继续仿真分析环路性能125
4.6 小结—科学的方法127
第5章 从线性方程到环路模型129
5.1 线性时不变系统130
5.1.1 线性系统的概念130
5.1.2 时不变系统的概念132
5.1.3 为什么研究线性时不变系统132
5.2 信号的线性分解133
5.2.1 信号的常用分解方法133
5.2.2 分析的化身—欧拉135
5.2.3 “e”是一个函数的极限137
5.2.4 泰勒、麦克劳林与牛顿139
5.2.5 上帝创造的公式—欧拉公式141
5.3 从傅里叶级数到Z变换142
5.3.1 温室效应的发现者—傅里叶142
5.3.2 傅里叶级数是一篇美妙的乐章143
5.3.3 负频率信号是什么信号？147
5.3.4 傅氏变换与拉氏变换151
5.3.5 Z变换—离散时间系统分析工具153
5.3.6 如何判断系统是否稳定156
5.4 锁相环路的模型158
5.5 小结—乔布斯的演讲160
第6章 环路滤波器决定锁相环特性163
6.1 最简单的环路滤波器—RC滤波器164
6.1.1 RC低通滤波器的频率特性164
6.1.2 二阶环路的传输函数166
6.2 回顾二阶线性电路167
6.2.1 二阶线性电路与锁相环167
6.2.2 固有振荡频率与阻尼系数168
6.2.3 单位阶跃信号的响应分析169
6.3 RC滤波器二阶环的SystemView仿真172
6.3.1 RC滤波器锁相环路模型172
6.3.2 锁定状态与阻尼系数的仿真174
6.4 反馈环路的稳定性分析177
6.4.1 系统稳定与锁相环稳定的关系177
6.4.2 频率特性与环路的稳定性关系177
6.4.3 伯德图分析方法179
6.4.4 伯德图分析RC二阶环路的稳定性180
6.4.5 二阶环路的相位滞后是如何产生的181
6.4.6 鉴相滤波器的影响182
6.5 无源比例积分滤波器184
6.5.1 频率特性184
6.5.2 环路的传输函数185
6.5.3 环路稳定性分析及参数设计186
6.5.4 环路的SystemView仿真188
6.6 有源比例积分滤波器189
6.6.1 频率特性189
6.6.2 环路的传输函数191
6.6.3 环路稳定性分析及参数设计193
6.6.4 环路的SystemView仿真194
6.6.5 为什么稳态相差可以为零196
6.7 小结—世界上最容易的事198
第7章 二阶环的FPGA实现199
7.1 依据模拟环设计数字环200
7.1.1 从模拟到数字——双线性变换200
7.1.2 环路滤波器的数字化202
7.1.3 理想二阶环的参数设计203
7.1.4 理想二阶环的Verilog HDL设计205
7.2 FPGA实现后的仿真测试208
7.2.1 环路增益对锁定性能的影响208
7.2.2 频差对锁定性能的影响210
7.2.3 环路捕获范围测试211
7.3 理想二阶环的数字化213
7.3.1 NCO的数字化模型213
7.3.2 环路的数字化模型214
7.4 模拟与数字环路的关联215
7.4.1 确定环路滤波器系数215
7.4.2 增益与环路滤波器系数的关系216
7.4.3 两种系数计算方法比较216
7.5 小结—芝诺与庄子的哲学217
第8章 锁相环的性能分析219
8.1 捕获性能220
8.1.1 捕获过程220
8.1.2 捕获带与捕获时间221
8.1.3 辅助捕获方法222
8.2 跟踪性能224
8.2.1 环路的稳态相差224
8.2.2 环路的频率特性225
8.2.3 调制跟踪与载波跟踪228
8.2.4 两种跟踪方式的SystemView仿真229
8.3 噪声性能 237
8.3.1 噪声情况下的环路模型237
8.3.2 输出相位噪声方差240
8.3.3 环路噪声带宽241
8.3.4 环路信噪比242
8.4 理想二阶环设计公式244
8.5 小结—兴趣是最好的老师245
第9章 锁相环解调PSK信号的FPGA实现247
9.1 PSK调制解调原理248
9.1.1 PSK调制原理及信号特征248
9.1.2 PSK信号的MATLAB仿真249
9.1.3 锁相环解调PSK原理252
9.2 锁相环路解调参数设计254
9.2.1 总体性能参数设计254
9.2.2 下变频乘法器设计256
9.2.3 下变频低通滤波器设计257
9.2.4 鉴相乘法器设计259
9.2.5 数控振荡器设计260
9.2.6 环路滤波器设计261
9.3 锁相解调环的Verilog设计262
9.3.1 顶层文件的Verilog设计262
9.3.2 鉴相器的Verilog设计264
9.3.3 环路滤波器的Verilog设计265
9.4 锁相解调环的仿真测试266
9.4.1 环路捕获范围测试266
9.4.2 NCO更新周期对环路增益的影响267
9.5 小结—渔王的儿子272
参考文献274
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